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Xilinx发布Vivado20141版大幅提升生产力FPGACPLD万芳

发布时间:2020-02-14 12:27:02 阅读: 来源:热收缩套厂家

Xilinx发布Vivado 2014.1版,大幅提升生产力 - FPGA/CPLD - 电子工程网

新增自动化UltraFast设计方法和OpenCL硬件加速功能,可有效加速7系列和UltraScale All Programmable器件的运行时间,提供更佳的结果质量 (QoR)和更强大的OpenCL内核支持,并实现自动化的UltraFast设计方法

赛灵思公司(Xilinx)今天宣布推出Vivado设计套件2014.1版,这是业界唯一一款SoC增强型开发环境。该版本增加了UltraFast设计方法的自动化功能,让所有器件的运行时间平均缩短达25%,性能提升5%。此外,2014.1版本还在Vivado HLS(高层次综合)中新增了OpenCL内核硬件加速功能。

目前已有2,500多家客户接受了UltraFast设计方法的培训,UltraFast设计方法视频教程也有30,000次观看。赛灵思将不断提高该设计方法的知名度和采用度,旨在提高设计人员的生产力。用UltraFast设计方法,设计团队可将设计收敛从此前的数月缩短到数周。

现在全新第二版本Vivado设计套件2014.1中的UltraFast设计方法, 新增了Vivado对 28nm 7系列和20nm UltraScale 器件的支持。UltraScale架构在全面可编程架构的基础上采用业界领先的ASIC技术,实现了数百Gbps的系统级性能,能以各种线路速率智能处理,从而将速率扩展到了Tb甚至TFLOP级水平。新版设计方法还包括使用了Cadence、Mentor Graphics和Synopsys流程的高层次综合、部分重配置以及验证工具。

增强工具功能

用UltraFast设计方法是提高生产力的最佳实践方法,关键在于是否用正确的方法来制定设计约束以加快时序收敛。利用最新发布的交互式时序约束向导,Vivado设计套件 2014.1版能自动生成“生成即保证正确”的约束。该向导内置的智能功能可通过查询Vivado设计数据库,抽取时钟结构和通常来源于IP重用的现有约束,然后指导用户正确约束设计其它部分。

Vivado设计套件 2014.1版本还配套推出了最新赛灵思Tcl商店,设计人员可自行发布和分享合格脚本,用以执行有用功能并提高生产力。在Vivado集成设计环境中即可可访问Tcl商店,该商店提供有开源脚本库,设计人员使用这些脚本执行的功能可扩展Vivado设计套件的核心功能,而工具专家则能分享代码,以提高更大用户群的设计效率。今天宣布推出的Tcl应用能提供定制报告、分析、优化、工具流程控制和各种设计修改。

Vivado高层次综合

Vivado HLS目前用于无线、医疗、国防和消费类等应用的高级算法中,用于加速IP创建、它可让赛灵思All Programmable器件直接运用C、C++和System C规范,无需手动创建RTL。Vivado IP Integrator和Vivado HLS结合使用能大幅降低开发成本,相对于RTL而言能降低多达15倍。

随着Vivado设计套件 2014.1版的推出,Vivado HLS现在能为OpenCL内核提供早期试用支持。OpenCL为编写在不同异构平台上执行的内核提供了框架和语言,现在能无缝转换为运行于赛灵思All Programmable器件上的IP。此外,Vivado设计套件 2014.1版借助最新线性代数库还可将Vivado HLS扩展用于各种信号处理应用,从而快速生成C/C++算法IP,满足Cholesky分解、奇异值分解(SVD)、QR因式分解和矩阵乘法等函数需求。

供货情况

即日起,用户即可登录:china.xilinx.com/download,下载Vivado设计套件 2014.1版本。所有 赛灵思SDK (软件设计套件)和赛灵思IP软件相关更新, 请参考相关 发布说明 。 另欢迎注册观看Vivado设计套件在线 培训 课程,充分利用 UltraFast设计方法 和基于Vivado设计套件的 目标参考设计 ,快速提高设计生产力。

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